Verilog

Posted: November 6, 2012 in TUGAS KULIAH GUNDAR

Sejarah Verilog

  Verilog pada awalnya dimulai sebagai perangkat lunak yang memiliki bahasa dengan mpdel perangkat keras Gateway Design Automation Inc sekitar tahun 1982. Dari rumor yang beredar, Bahasa ini dirancang dengan mengambil fitur dari bahsHDL paling ppuler pada waktu itu, yang disebut Hilo dan juga dari bahasa komputer tradisional seperti C. Verilog simultor ini, pertama kali digunakan pada tahun 1985 dan diperpanjang substansialnya melalui pelaksanaan pada tahun 1987. Verilog simulator pertama adalah Verilog-XL, yang menambahkan beberapa vitur salah satunya yang terkenal adalah “XL algoritma” yang merupakan metode yang sangat efisien untuk melakukan simulasi gerbang tingkat.

  Pada akhir 1990, Cadence Design System, yang pada saat itu membuat proses film tipis simulator, memutuskan untuk membentuk Gateway Sistem otomatis. Yang saat ini menjadi pemilik bahasa verilog, baik sebagai bahasa atau sebagai simulator. Pada saat itu yang sama, Synopsys memasarkan topdown desain metologinya, menggunakan Verilog. Ini adalah kombinasi yang kuat pada tahun 1990-an. Walaupun standardisasi tekanan pada akhirnya menyebabkan industri bergeser ke bahasa VHDL.

Pemrograman Verilog

  Verilog adalah sebuah bahasa yang termasuk HARDWARE DESCRIPTION LANGUAGE (HDL). Dimana bahasa yang digunakan untuk memnggambarkan sistem digital pada suatu perangkat keras. Verilog seperti bahasa diskripsi perangkat keras lainnya, memungkinkan desainer untuk merancang sebuah desain dalam dua metodologi, yaitu Bottom UP dan TopDown metodologi.

  • Bottom UP Design
    Pada Bottom UP, setiap desain dilakukan pada level gerbang menggunakan gerbang dasar standar. Dengan meningkatkan kompleksitas desain rancangan digital saat ini dengan sistem baruyang terdiri dari mikroprosessor dengan kompleksitas ribuan transistor teknin ini hampir mustahil untuk dipertahankan.
  • TopDown Design
    TopDown Design gaya desain yang hampir selalu dipakai dari semua desainer program verilog. TopDOwn sesungguhnya memungkinkan pengujian desain awal, mudah melakukan perubahan teknologi berbeda, memungkinkan sebuah desain sistem struktur dan menawarkan banyak keuntungan lain. Tapi sangat sulit untuk mengikuti murni desain TopDown. Karena fakta ini sebgian besar programmer Verilog menggunakan desain campuran dari kedua metode, dan menerapkan beberapa elemen penting dari kedua desain.

Verilog mendukung desain pada berbagai tingkat abstaksi yaitu:

  1. Behavorial Level (Tingkat Perilaku)
    Tingkat ini menggambarkan sebuah sistem menggunakan algoritma bersamaan (Perilaku). Tiap algoritma itu sendiri adalah berurutan, yang ebrarti terdiri dari satu set instruksi yang dilaksanakan satu demi satu.
  2. Register Transfer Level (RTL)
    Desain menggunakan Register Transfer Level menentukan karakteristik ranggkain dari operasi dan transfer data anatara register. Desain RTL berisi kemungkinan waktu yang tepat. Operasi dijadwalkan untuk terjadi pada waktu – waktu tertentu.
  3. Gate Level
    Dalam tingkat logika karakteristik dari sistem dijelaskan oleh logis link dan sifat waktu sistem atau semua sinyal diskrit sistem. Sistem hanya memiliki nilai – nilai logis tertentu (‘o’,’1′,’X’,’Y’), operasi yang dapat dimanfaatkan standar logika primitif (AND,OR,NOT dll gerbang). Menggunakan tingkat gerbang pemodelan mungkin bukan ide yang baik untuk setiap tingkat gerbang desain logika. Tingkat gate kode yang dihasilkan oleh alat bantu seperti alat sinstesis dan netlist ini digunkan untuk tingkat gerbang simulasi dan untuk backend.

Nama : Maulana Yusuf

Kelas : 3Kb03

NPM : 24110277

MK : Softkill Bahasa Indonesia 1#

Leave a Reply

Fill in your details below or click an icon to log in:

WordPress.com Logo

You are commenting using your WordPress.com account. Log Out / Change )

Twitter picture

You are commenting using your Twitter account. Log Out / Change )

Facebook photo

You are commenting using your Facebook account. Log Out / Change )

Google+ photo

You are commenting using your Google+ account. Log Out / Change )

Connecting to %s