VHDL

Posted: November 9, 2012 in TUGAS KULIAH GUNDAR

Mengenal VHDL

  VHDL (Very Higt Speed INtegrated Hardware Description Language) . Konsep serta syntax banyak diperlukan untuk mengerti bagaimana rancangan VHDL sebagai bagian dari pemograman FPGA. Dalam kebanyakan kasus, keputusan memilih dan menggunakan kode VHDL dari pada kode verilog atau SyntexC, sangat tergantung pada pilihan perancang itu sendiri dan lebih kepada ketersediaan software pendukung serta kebutuhan perusahaan.

  Lebihdari satu dekade, terjadi perdebatan panjang yang tak berkesudahan diantara komunitas pengguna VHDL dengan Verilog. Mereka berdebat mengenai kode mana yang terbaik untuk digunakan dan kode apa yang lebih lengkap dalam hal antara penulisannya. Memang diantara kedua kode tersebut memiliki perbedaan yang cukup signifikan. Namun secara filosofi konsep, perbedaan dasar VHDL dengan Verilog adalah mengenai konteks dari kedua bahasa itu sendiri. Verilog dari tradisi “bottom up” yang stelah sering digunakan dalam industri IC dalam hal rancangan dasar IC. Sedangkan kode VHDL dikembangkan oleh lebih kepada persepektif “top down”. Tentu saja, banyak perbedaan umum dan luas dalam konteks saat ini. Namun, secara jelas dan nyata, perbedaannya dapat terlihat pada syntax dasar dan metode dari kedua kdoe tersebut.

  VHDLadalah kemampuaannya yang menggunakan gabungan level dari model yang memiliki arsitektur yang berbeda seperti ditunjukan sebagai berikut :
– Device
– Entity
– Architecture
– Function
– Behavioral
– Structural

  Haltersebut memang bukannlah keunikan atau ciri khas VHDL. Namun, pada kenyataannya kode Verilog juga memiliki konsep sama walaupun hanya terdapat dalam sebuah “module”. MEskipun demikian, keunggulan itu secara eksplisit didefinisikan dalam VHDL dan secara praktis digunakan bersama oleh rancangan multi – level dalam VHDL. Pembagian sebuah model kedalam beberapa bagian juga merupakan keunggulan dari VHDL. Misalnya, bagian interface (dalam VHDL dikenal sebagai “entity”) dan bagian tersebut adalah pedekatan praktis yang luar biasa untuk bentuk model yang memiliki multipple behavioral dalam sebuah interface. Selain itu bentuk mdoel tersebut memungkinkan terjadi pertukaran dan implementasi multiple secara terus menerus. Hal inilah salah satu pembeda VHDL dengan Verilog.

  Entityadalah merupakan salah satu contoh bentuk dari satu kesatuan dan terpisah dengan bagian yang lain. Untuk selengkapnya, beberapa nuraian berikut akan menjelaskan tentang entity serta hal – hal yang terkait di dalamnya. Ada beberapa dasar – dasar serta teknik penulisan kode dalam VHDL. Beberapa di antara nya adalah entity, architecture, basic type, variables and operator, decissions, loops, dsb. Terdapat pula berkas – berkas yang nantinya berkas ini dapat digunakan sewaktu – waktu untuk berbagai keperluan tanpa harus menulisnya ulang. Biasanya berkas ini dikenal langsung dan disertakan menjadi satu dalam sebuah library. Istilah library sendiri dikenal sebagai sekumpulan koleksi bermacam – macam berkas kode. Bila suatu berkas kode disimpan di dalam library maka berkas kode tersebut dapat digunakan serta di bagikan rancangan yang lain.

Nama : Maulana Yusuf

Kelas : 3kb03

NPM : 24110277

Mata Kuliah : Bahasa Indonesia Softkill #

Leave a Reply

Fill in your details below or click an icon to log in:

WordPress.com Logo

You are commenting using your WordPress.com account. Log Out / Change )

Twitter picture

You are commenting using your Twitter account. Log Out / Change )

Facebook photo

You are commenting using your Facebook account. Log Out / Change )

Google+ photo

You are commenting using your Google+ account. Log Out / Change )

Connecting to %s